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[知识问答] 在Verilog语言中对Always语句描述错误的是？

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查看13 | 回复0 | 2024-8-15 16:49:16 | 显示全部楼层 |阅读模式
在VopenKe.Cnerilog语言中对Always语句描述错误的是？
A.reg类型变量可以在这个语句中被赋值B.总是循环重复执行C.@后敏感信号或表达式发生变化，语句就顺序执行一次D.wire类型变量可以在这个语句中被赋值正确答案：wire类型变量可以在这个语句中被赋值
语句, 在这个, 赋值, 的是, 变量

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